Arhitecturi de Microprocesoare

O componenta importanta a structurii unui sistem de calcul o reprezinta procesorul.
In acest laborator vom vorbi despre:

  • Diferitele abordari ale structurii unui procesor
  • Ce probleme si ce imbunatatire ale performantei au motivat aparitia acestor structuri
  • Arhitecturi CISC/RISC bazate pe procesoare Intel/AMD
  • Comparatii intre abordarile curente utilizate in implementarea procesoarelor moderne
  • Solutii de interconectare a procesoarelor AMD si Intel - Hypertransport si QuickPath Interconnect

Instruction level paralelism

Masina Turing executa cate o instructiune la un moment dat. Cand programatorul scrie un program, ii este foarte simplu sa considere ca programul sau va fi executat in acest mod. Pe de alta parte, o masina care executa cate o instructiune este mai lenta decat una care executa mai multe instructiuni in paralel. Pentru a cumula avantajele celor doua abordari, ar trebui ca programatorul sa poata inca scrie cod ca pentru o masina seriala, iar procesorul sa execute acest cod cu un nivel de paralelism cat mai ridicat. Cum este posibil asa ceva? Cineva trebuie sa faca trecerea dintre perspectiva seriala a programatorului si perspectiva paralela pe care ne-ar place sa o aiba procesorul. Acest cineva poate fi ori un compilator, ori un hardware specializat aflat tot in structura procesorului.

Aceste considerente influenteaza structura procesorului si au dus la aparitia conceptului de Instruction Level Paralelism (ILP). Astfel, procesorul ia instructiuni dintr-un singur flux de control dar le decodifica si executa in paralel. De exemplu, un procesor cu ILP poate sa scrie simultan rezultatele a doua instructiuni in registri, sa faca operatii aritmetice pentru alte trei, sa citeasca operanzii pentru alte doua, sa decodifice alte patru si sa ia(fetch) din fluxul de intrare inca patru.

Iata cateva implementari de ILP:

  • Pipeline: In acelasi ciclu de ceas, procesorul scrie rezultatul unei instructiuni in registri, exectua operatia aritmetica a instructiunii urmatoare, si citeste operanzii instructiunii de dupa instructiunea urmatoare(la doua instructiuni dupa prima) .
  • VLIW (Very Long Instruction Word): Lanseaza mai multe instructiuni in acelasi ciclu de ceas. Compilatorul trebuie sa se asigure ca nu exista dependente de date intre acestea. La procesoarele superscalare, numarul de unitati de executie este transparent pentru setul de instructiuni. VLIW este insa constient de numarul de unitati de executie.
  • Superscalar: Lanseaza mai multe instructiuni in acelasi ciclu de ceas. Dependenta de date este insa verificata de hardware aditional. Daca nu pot fi lansate in paralel, se va executa cate o instructiune secvential (neavand suport din partea compilatorului, exista si aceasta posibilitate).
  • Planificare-dinamica: Instructiunile sunt reordonate in timp ce sunt executate. In modul acesta, poate sa gaseasca usor instructiuni care nu au dependenta de date intre ele, pentru a fi executate simultan.

ILP-ul mareste asadar performanta procesorului. Dar de ce nu executam toate instructiunile deoadata in paralel? Acesta ar fi de fapt modul cel mai rapid de a executa un program. Deoarece ILP-ul are si limitari, si anume:

  • Dependenta de date: Daca rezultatul instructiunii A este operand pentru instructiunea B, atunci evident B nu poate fi executata inainte ca A sa se fi terminat.
  • Numar limitat de unitati functionale: Daca avem 5 sumatoare in procesor, nu putem executa mai mult de 5 sume simultan.
  • Numar limitat de instructiuni lansate: Daca unitatea de lansare de instructiuni poate lansa maxim 5 instructiuni simultan, un program cu 500 de instructiuni va avea nevoie de 100 de operatii ale acestei unitati.
  • Numar limitat de registri.

Pseudo-limitari. Pot fi inlaturate prin redenumirea variabilelor. In cazul unui procesor aceste variabile sunt registri. Un numar mare de registri utilizati va creste numarul de salvari ale registrilor in cache(spill). Cum viteza de acces la cache este mai mica decat la registri, spill-urile scad viteza procesorului. Trebuie deci gasit un echilibru intre numarul de variabile redenumite si numarul de pseudo-limitari. Avand in vedere ca procesoarele moderne pot reordona secventa fluxului de instructiuni si ca spill-urile reduc cu mult viteza, acest echilibru se traduce prin minimizarea numarului de spill-uri:

  • Write-after-write: Daca instructiunea A scrie o variabila, si B scrie aceiasi variabila, ordinea de executie a instructiunilor A si B nu trebuie modificata.
  • Write-after-read: Daca A trebuie sa citeasca o variabila inainte ca B sa scrie acea variabila (si sa o modifice), atunci ordinea de executie a lui A si B nu trebuie modificata.

Explicitly Parallel Instruction Computing & EPIC

Este asemanator cu VLIW. Este implementat in procesoarele Itanium si in DSP-uri. Diferenta majora dintre EPIC si VLIW este aceea ca versiunile de VLIW nu sunt compatibile cu versiunile mai vechi (in timp de versiunile de EPIC sunt). Aceasta problema exista deoarece versiunile diferite de VLIW au numar diferit de unitati de executie. Cum (spre deosebire de arhitecturile superscalare) setul de instructiuni VLIW este constient de numarul de unitati de executie, cand numarul lor variaza, apar probleme de compatibilitate.
Unele procesoare analizeaza codul in timpul executiei. Acest lucru presupune hardware aditional complex. Procesoarele EPIC deleaga aceasta sarcina compilatorului.

Avantaje:

  • Cost redus
  • Pentru ca nu exista constrangeri legate de timp si ca in cazul analizei din timpul executiei si sunt posibile analize mult mai complexe decat cele efectuate de hard.

Dezavantaje:

  • Compilatorul nu poate sa aiba toate informatiile despre parametrii de rulare pe care ii are hardul in timpul executiei. Astfel, deciziile luate de compilator la compile-time, desi sunt luate pe baza unor algoritmi mai complecsi, sunt mai putin informate(au la baza mai putina informatie).

EPIC presupune deci ca compilatorul precizeaza inca de la compilare ce intructiuni se vor executa in paralel. Pentru ca acest lucru sa poate fi exploatat la maxim, procesorul trebuie sa si poata executa in paralel multe instructiuni. De aceea, un procesor EPIC are multi registri, multe pipelineuri si cai de date largi.
Tot pentru a folosi la maxim paralelismul oferit de hardware, predictia salturilor este imbunatatita. In general, pentru o intructiune de salt, dupa anumite euristici, se presupune a fi adevarata una dintre cele doua directi de urmat, si se efectueaza in avans instructiunile de pe acea cale. Daca instructiunea chiar urmeaza acea cale, performanta procesorului nu are de suferit. Daca insa predictia saltului a fost gresita, exita o penalizare de timp (datorita golirii benzii de asamblare si a cache miss-urilor). Pentru a inlatura aceasta problema, procesoarele EPIC presupun a fi adevarate ambele cai ale saltului. Desi intr-adevar se fac operati inutile, datorita gradului inalt de paralelism al hardului aceasta nu e o problema. In schimb insa, se evita penalizarea datorata unei predictii gresite.

Unele implemetari de EPIC pot sa nu presupuna ca ambele directii ale saltului sunt corecte, ci sa procedeze ca si celelate procesoare, si sa aleaga numai una dintre ele. Algoritmul pe baza caruia se ia o astfel de decizie este insa mai informat. Astfel, compilatorul poate folosi informatii obtinute in urma efectuarii profilului codului pentru a prezice ce cale va fi urmata. Profilul codului presupune rularea codului pentru cazuri generale de rulare si efectuarea de statistici despre caile cele mai des urmate. Apoi compilatorul va introduce prezicerile (facute pe baza profilului) in codul compilat; iar procesorul va actiona pe baza lor.

Comparatie CISC vs. RISC

Cand a aparut CISC, ideea era sa se aduca in hardware stilul de programare specific unui limbaj care sa se aproprie (pe cat e posibil la nivelul hard) de un limbaj cat mai inalt. Astfel, instructiunile complexe au acelasi efect ca si micile secvente de instructiuni simple. Implemenarea acestor instructiuni complexe in hard insemana insa :

  • Hardware complex
  • Locul ocupat de hardul pentru instructiunile complexe ar fi putut fi utilizat pentru a avea mai multe unitati de executie (si deci grad de paralelism mai mare)
  • Secvente de microcod , care sunt lente comparativ cu restul procesorului

Hardware-ul complex poate avea si un alt efect relativ neasteptat. Proiectantii au fost nevoiti sa se concentreze pe functionarea lui si au acordat mai putina atentie performantelor. Un astfel de exemplu este cazul instructiunii INDEX de la procesorul VAX , care ruleaza mai incet decat o bucla care executa acelasi cod.
Datorita setului redus de instructiuni de asamblare, compilatoarele optimizate pentru RISC sunt capabile sa organizeze mai eficient fluxul de instructiuni de asamblare. Pe de alta parte insa, compilatoarele obtimizate pentru RISC necesita mai mult timp de compilare decat cele pentru CISC. Aceasta deoarece trebuie sa se ocupe si de managementul benzii de asamblare, anticiparea ramificatiilor (branch prediction) sau reorganizarea codului.
Ca principiu, arhitectura RISC are mai multi registri generali, in timp ce CISC are mai multi speciali. Practic toate procesoarele moderne imprumuta atat caracteristici CISC cat si RISC.

Exista trei tipuri de categorii de instructiuni CISC, si anume: aritmetico-logice, de control secvential, si respectiv de acces la memorie. Formatul instructiunilor RISC are o lungime fixa, cu lungimea unei instructiuni in general egala cu lungimea cuvantului de memorie; in cazul CISC, lungimea unei instructiuni variaza in functie de formatul instructiunii. RISC are un numar mic de moduri de adresare, spre deosebire de CISC, care are un numar mare de moduri de adresare (dar care nu sunt totdeauna utilizate).
Setul de instructiuni RISC este orientat pe registri (peste 32 de registri). Pentru ca accesul la memorie e mult mai lent decat lucrul cu registrii, RISC incurajeaza lucrul cu acestia. Face acest lucru prin cresterea numarului de registrii si prin limitarea explicita a acceselor la memorie. In general instructiunile au 2 operanzi (registri) si un registru destinatie.

In cadrul arhitecturilor RISC exista o limitare explicita, si anume: singurul mod de acces la memorie este prin load si store. Aceasta se deosebeste fundamental de CISC care are instructiuni cu operanzi locatii de memorie. Totusi, desi RISC impune aceasta disciplina de lucru cu memoriea, doar 20-25% din codul unui program e reprezentat de loads & stores.

Arhitectura Intel

O schema clasica pentru un sistem CISC este prezentata in Figura 11. Aici se poate distinge usor in partea de sus Procesorul, legat de restul sistemului prin Front-Side-Bus (FSB) de 400/533/800MHz catre North Bridge (i.e. 82865PE MCH). Pe North Bridge se afla controllerul de memorie, si ca atare si memoriile sunt conectate direct aici prin canale intre 2.1GB/s si 3.2GB/s. De asemenea pe Noorth Bridge se conecteaza atat placa grafica (AGP 8x/4x) cat si interfata de retea de mare viteza Gigabit Ethernet.

Figura 1 Schema bloc a Chipsetului Intel® 865PE

La randul sau North Bridge-ul este conectat printr-o legatura de 266MB/s catre South Bridge (i.e. 82801EB ICH5 / 82801ER ICH5R). Dupa cum se poate vedea, North Bridge-ul impreauna cu South Bridge-ul formeaza impreauna ceea ce se numeste Chipsetul Intel® 865PE. Urmarind in continuare schema din Figure 5 1, se observa ca pe South Bridge se conecteaza o multitudine de componente periferice cu o viteza si rata de transfer de date considerabil mai scazuta decat elementele conectate pe North Bridge, cum ar fi: AC97 (placa audio), porturi ATA si Serial ATA, porturi USB, sistem de management si de control al consumului, etc.
Din aceasta schema se poate usor deduce ca punctul vulnerabil al acestor sisteme il constituie integrarea controllerului de memorie pe North Bridge, si in special legaturile de marime limitata intre South si North Bridge , precum si intre North Bridge si procesor. In mod evident, dimensionarea acestora este un compromis de design al sistemelor Intel, menit sa deserveasca majoritatea sistemelor hardware bazate pe acest Chipset, si a aplicatiilor ce ruleaza pe ele.
Pentru a atinge insa performante mai inalte, mai ales in contextul aparitiei sistemelor multi-procesor si multi-core, este insa nevoie de imbunatatiri ale acestei abordari, cum se poate observa la Chipsetul Intel 7300 din Figura 2.

Figura 2 Schema bloc a Chipsetului Intel® 7300

Aici se poate observa conectarea a patru procesoare catre North Bridge (MCH) prin canale distincte FSB, de 1066MHz fiecare, menite sa asigure o alimentare eficienta cu date a acestora. Controllerul de memorie ramane pe North Bridge insa memoria se conecteaza prin patru canale de 8GB/s. Apar pe North Bridge conexiuni multiple PCI-Express (PCI-E), placa de retea devine doar “una dintre acestea”;, iar largimea de banda este crescuta pentru fiecare dintre acest componente fata de versiunile anterioare de Chipseturi.
Pentru simplitate, si conexiunea intre North Bridge si South Bridge (631xESB I/O Controller) este realizata prin conexiuni PCI Express 2x sau chiar 4x. Este sugestiv de asemenea faptul ca South Bridge-ul poarta acum numele de “I/O Controller” si se consfinteste astfel si prin nume direct rolul South Bridge-ului. Porturile ATA sunt inlocuite acum de SATA si PATA, apar din nou numeroase porturi PCI-E si PCI-X, USB, de gestiune a consumului, a biosului sau placi aditionale de retea pentru management.
Din prezentarea celor doua chipseturi 865PE si 7300 se poate vedea evolutia arhitecturala din jurul procesoarelor CISC de la Intel, cu o modularitate si o flexibilitate considerabil mai mare a chipsetului 7300, care ofera un potential de performanta mult crescut pentru sistemele ce il utilizeaza. Atentie, atat procesoarele Intel considerate pentru Chipset-urile prezentate, cat si cele AMD din sectiunile urmatoare, sunt din familii dedicate sistemelor de inalta performanta si cele mai puternice din clasa lor. Discutia prezentata este insa relevanta, la o scara corespunzator mai scazuta, si pentru celelalte sisteme si procesoare oferite de cele doua mari firme.

Anexa:
Magistrale uzuale si largimea lor de banda maxima

Bus Max Bandwidth
PCI132 MB/s
AGP 8X2,100 MB/s
PCI Express 1x250 [500]* MB/s
PCI Express 2x500 [1000]* MB/s
PCI Express 4x1000 [2000]* MB/s
PCI Express 8x2000 [4000]* MB/s
PCI Express 16x4000 [8000]* MB/s
PCI Express 32x8000 [16000]* MB/s
IDE (ATA 100)100 MB/s
IDE (ATA 133)133 MB/s
SATA150 MB/s
Gigabit Ethernet125 MB/s
IEEE 1394B [Firewire]100 MB/s
  • Nota: PCI Express este o magistrala seriala (datele pot circula simultan in ambele directii). In tabelul de mai sus cele doua valori pentru largimea de banda corespund largimii de banda intr-o singura directie respectiv in ambele directii (combinat)

Arhitectura AMD Hammer

Din familia Hammer, sau AMD64, face parte cel mai putermic procesor de la AMD, si anume Opteron. Opteronul este echivalentul familiei Intel Itanium, destinat serverelor si sitemelor de inalta performanta. Opteron este un procesor out-of-order si in interiorul unitatii de executie ordinea instructiunilor este schimbata, pentru a maximiza eficienta. Pentru utilizatorul extern insa, instructiunile par a se exacuta in aceiasi ordine in care au fost lansate. De asemenea, el este 3-way superscalar, adica poate decoda, executa si incheia trei instructiuni x86 la fiecare ciclu masina. Desi poate lucra in paralel la 3 instructiuni, aceasta nu insemna neaparat ca cele 3 instructiuni sunt procesate in intregime pe acea perioda de ceas. Opteronul a fost creat pentru a putea lucra in sisteme multiprocesor si fiind primul care a oferit o scalabilitate sporita, el a acaparat la vremea respectiva o portiune semnificativa din piata comerciala de servere. Succesul a fost insa in principal datorat arhitecturii Hammer, pentru procesoare si chipset-uri.

AMD produce doua versiuni ale acestei arhitecturi, si anume Claw Hammer si Sledge Hammer. Prima este destinata PC-urilor cu unu sau doua procesoare si e comercializata sub numele de Athlon. A doua se adreseaza pietei de servere si e comercializata sub numele de Opteron. Modelele Claw Hammer sunt Athlon64 si Athlon64-FX. Amandoua sunt versiuni cu capacitati reduse ale Opteron, pentru PC-uri si sunt proiectate in special pentru segmentul desktop si de gaming. Athlon64-FX este mai apropiat de Opteron, avand o conexiune cu memoria pe 128 biti, fata de Athlon64 care o are numai pe 64 biti. De asemenea, Athlon64 are numai 754pini, fata de Athlon64-FX si Opteron care au fiecare 940 de pini. Printre cele mai importante imbunatatiri cu care vine Hammer (generatia 8) fata de Athlon si AthlonXP (generatia 7) sunt: doua stagii in plus la pipeline, algoritmi imbuantatiti de predictie a ramificatiilor, suport pentru SSE2 (Streaming Multimedia Instructions), controler de memorie integrat in CPU si extensie completa pentru setul de instructiuni pe 64 biti pentru x86. Procesoarele sunt produse la scara de 0.09 si 0.06 microni. Sunt impartite in 3 serii: 100, 200 si 800. Primul numar arata cate procesoare pot fi puse in sistem. Astfel, primele doua sunt pentru mono si dual procesoare; ultimul suportand 8 procesaore. Celelate doau numere reprezinta subdiviziuni in cadrul seriei, depinzand de viteza de ceas, marimea cache-ului si viteza legaturii Hypertransport.

Figura 3 Procesorul AMD Phenom

Toate procesoarele Hammer au viteze de maxim 2.5GHz. Aceasta viteza e cu mult mai mica decat cea de peste 3.5GHz atinsa de procesoarele din familia Xeon de la Intel. Pe de alta parte, Intel s-a concentrat mai mult pe cresterea vitezei, fara a se preocupa excesiv de paralelism, acest trend a fost insa oprit din 2007-2008, cand si Intel si AMD au trecut la producerea de sisteme multi-core. AMD a stat la inceput considerabil mai bine la capitolul scalabilitate, tocmai din cauza arhitecturii Hammer, insa Intel a preluat multe dintre lucrurile bune dezvoltate de AMD in produsele de ultima ora, si astfel acum recupereaza rapid din terenul pierdut in fata AMD in 2005-2007 prin ultima generatie de Intel Xeon, pe 45nm, numita Penryn. Un lucru a ramas insa constant, performanta oferita de AMD a fost mereu aproape comparabila, la frecvente mai mici decat cel al procesoarelor Intel. Acest lucru este importanta in lumea serverelor, unde disiparea caldurii este o problema principala. Intel insa a venit si cu o noua “arma” si anume tehnologia de integrare bazata pe dielectrici High-K, ce a dus la o scadere drastica a consumului, si a permis de asemenea performante considerabile la frecvente de executie scazute.

Figura 4 Arhitectura Procesorului Quad-Core Phenom

Dupa cum am spus, Hammer pastreaza compatibilitatea cu 16 si 32 biti (fata de Intel, care renunta complet la x86 si trece la IA-64). Pentru a putea face acest lucru, Hammer are doua moduri de operare: Legacy- si Long-Mode. Long Mode este subdivizat si el in Compatibility mode si 64bit Mode. Legacy mode este destinat exclusiv sistemelor de operare pe 16 si 32 biti. Compatibility mode este destinat sistemelor de operare pe 64 de biti, dar care ruleaza programe scrise pentru 32 biti. Astfel, desi programul in sine nu beneficiaza de facilitatile 64 biti (pentru ca nu a fost scris pentru ele), managamentul resurselor, facut de sistemul de operare pe 64 de biti beneficiaza de totate avantajele date de 64 biti. 64bit Mode este modul destinat complet sistemelor pe 64 biti. Adica si sistemul de operare si aplicatiile au fost scrise (sau macar compilate) pentru 64 biti

Figura 5 Arhitectura Cache-ului la Phenom
Figura 6 Schema Bloc a unui Core AMD x64

Controlerul de memorie integrat in procesor la AMD

In general, un procesor foloseste doua cipuri de pe placa de baza pentru a accesa memoria si perifericele. Aceste sunt numite North Bridge (comunicarea cu memoria si cu AGP) si South Bridge(comunicarea cu periferice de genul hard diskuri, deviceuri PCI, USB, etc; considerabil mai lente decat procesorul si memoria sistemului).

Se observa ca North Bridge-ul joaca un rol esetial, el facand legatura cu memoria. De acea, de la generatia Hammer, AMD a integrat in cipul procesorului North Bridge-ul. In felul acesta se obtine o latenta de acces la memorie redusa cu cel putin 20%. Acest controlor (fostul North Bridge, acuma integrat) are o legatura de 128 biti cu memoria. In plus, el functioneaza dupa ceasul procesorului, acest lucru marind inca o data viteaza; permite de asemeni ca marirea frecventei de ceas a procesorului sa imbunatateasca si performantele controlorului (lucru care nu s-ar fi intamplat daca nu era integrat).

Controlerul are grija si de coerenta cacheului. El suporta DDR 200 , DDR 266 si DDR 333, etc ultimul avand un bandwidth maxim de 5.3Gbytes/sec. Cipul integrat se concentreaza acum doar pe comunicarea cu memoria. Alte functionalitati ale North Bridge-ului, cum era comunicarea cu AGP, au fost mutate pe un cip extern .

Figura 7. Controler de memorie integrat de la procesoarele Opteron

Hypertransport

Hypertransport este o tehnologie pentru I/O dezvoltata initial de AMD. S-a infiintat Hypertransport Consortium pentru a avea grija de standardizarea si dezvoltarea acestei tehnologii. Ea este o alternativa la sistemele actuale de bus. Foloseste legaturi duble, punct la punct, pentru a lega componentele intre ele. Este, in termeni de retele, echivalentul unei legaturi full-duplex punct la punct fata de o topologie buss.

O astfel de lagatura poate avea intre 2 si 32 biti, si poate opera la viteze de 400Mhz-1.6GHz. Datele sunt impachetate si trimise folosind un protocol; acesta prevede trimiterea de pachete multiplu de 4 bytes, cu marimi intre 4 si 64 bytes.

Hypertransport e compatibil cu PCI, de aceea a fost usor de introdus. El poate lucra in doua moduri: coerent si non-coerent. Modul coerent e folosit pentru comunicatiile interprocesor. Modul non-coerent e obtimizat pentru comunicatiile I/O.

Integrarea in Arhitectura Hammer

E folosit petnru a lega controlerul de memorie integrat (fostul NorthBridge) de memorie. De asemeni e folosit in sistemele multiprocesor pentru comunicarea interprocesor, folosind modul coerent.

AMDOpteron are 3 legaturi Hypertransport. Seria 100 are 3 legaturi non-coerente, deoarece, fiind destianta monoprocesoareleor, nu are nevoie de comunicatie interprocesor. Seria 200 are 2 linii non-coerente si un coerenta, pentru unica legatura intre cele doua procesoare (seria 200 e pentru dual-procesor). Si seria 300 are toate cele 3 legatrui coerente.

Liniile sunt de 16 biti, bidirectionale cu frecvente itnre 200 Mhz si 800Mhz, de aici rezultand o viteza de 6.4Gbytes/sec (3.2Gbytes/sec in fiecare directie). Cum Opteron are 3 astfel de lagatrui, paote comunica deci 19.2 Bytes/sec.

Figura 8 Hypertransport intern si extern

Cipuri ce conecteaza prin Hypertransport core-uri AMD

  • AMD8151 Hypertransport AGP Tunnel: controler grafic AGP3.0 . Este practic ce a mai ramas din NorthBridge dupa integrarea controlerului
  • AMD8131 Hypertransport PCI-X Tunnel: Are rol de buss cu PCI-X
  • AMD8111 Hypertransport I/O Hub: Are functionalitate standard de SouthBridge, incluzand contrlor PCI, BIOS,USB,hard disk, retea si audio.
Figura 9 Cipuri ce asigura interconectarea prin Hypertransport a core-ului

Sisteme Multiprocesor Intel si AMD

Familia Hammer a fost creata pentru a putea oferi un multiprocesor scalabil, eficient din punctul de vedere al pretului raportat la numarul de procesoare. Din arhitectura de baza, se desprind pentru sistemele multiprocesor Opteron 200 pentru dual-procesoare si Opteron 800 pentru sisteme cu maxim 8 procesoare.

AMD a mai avut o tentativa in trecut de a crea procesoare pentru sisteme multiprocesor, cu AthlonMP. Desi acesta nu a fost o reusita de piata, datorita lui AMD am putut studia problemele aparute in astfel de sisteme(in special bottle neckurile aparute). La Athlon MP, memoria (care era sheruita) era botleneck-ul principal. Fiind memorie sheruita, toate procesoarele imparteau FSB(Front Side Bus); cu alte cuvinte, viteza cu care procesoarele puteau teoretic accesa memoria era mult mai mare decat viteza cu care putea fi aceasta accesata. Solutia de la Hammer ar fi fost sa ofere fiecarui CPU propria sa conexiune la North Bridge, dar acest lucru ar fi fost foarte scump. Solutia relativ ieftina si care nu are nici penalizari de performanta a fost includerea controlerului de memorie in procesor, ceea ce s-a si facut. Astfel, fiecare procesor are propria sa legatura de 128 biti cu memoria, avand pana la 5.3 Gbytes/sec.

Figura 10 Sistem AMD vs sisteme Muti Procesor Clasice

In plus, datorita hypertransport, fiecare procesor poate accesa memoria celorlate procesoare la viteze de 3.2Gbytes/sec. Datorita acestui fapt, implementarea unui sistem dual-procesor e la fel de “usoara” ca a unuia cu 8 procesoare, deoarece partile componenete sunt scalabile prin utilizarea Hypertransport.

AMD numeste acesta abordare “gluless multiprocessing”, deoarece procesoarele sunt legate slab prin Hypertransport. De fapt, e diferenta dintre o cuplare puternica gen circuit-switched versus o cuplare slaba, gen packet-switched, cum se intampla in cazul de fata. Figura de mai jos face o comparatie intre arhitecturile de la Intel (Xeon) si AMD (Athlon/Opteron).

Figura 11 Comparatie intre sisteme multiprocesor Intel si AMD

Se observa ca cele doua procesoare Athlon (a) impart acelasi controler de memorie. Desi aceasta abordare nu are repercusiuni asupra performantei, sistemul nu e scalabil, adica pentru un sistem cu 3 procesoare ar trebui creat un controler separat. Este practic un sistem puternic cuplat (circuit-switched). Cu am mai mentionat, sistemele puternic cuplate sunt greu de scalat.

In sistemul (b) cu Intel Xeon, procesoarele impart FSB-ul(Front Side Bus) care, dupa cum am arata mai sus, duce la un botleneck semnificativ.

In final, la ©(d)(e) avem sisteme cu Hammer Opteron. Acestea , fiind slab cuplate (packet-switched prin HyperTransort) sunt usor de scalat la 2, 4 sau 8 procesoare. De asemenea, fiecare are propria sa legatura la memorie, neaparand botleneckuri, ca in cazul Intel Xeon.

Comparatie intre servere AMD si Intel

Generatia Phenom de microprocesoare de la AMD este competitorul direct al Intel Xeon si Intel Itanium. Cele doua arhitecturi , Intel versus AMD sunt fundamental diferite, dar ofera performante comparabile, in functie de domeniul de aplicatie ales pentru comparatie.

O prima mare diferenta intre cele doua arhitecturi este modul in care cele doua abordeaza compatibilitatea cu 32 de biti. Astfel, de la Hammer incoace, AMD a ales sa extinda setul actual de instructiuni x86 pentru 32biti cu instructiuni pentru 64, in timp Intel a renuntat complet la setul x86, trecand in mod radical la IA64. Compatibilitatea la AMD este asigurata automat, noul set de instructiuni fiind doar o extensie e acelui vechi. La Intel, compatibilitatea cu 32 biti se face prin emularea vechilui set. Fiind o emulare, exista penalizari de performanta. Pe de alta parte insa, Intel a reusit sa scape in acest fel de complicatii de arhitectura inutile intr-o lume numai de 64 biti. Intr-o lume de 64 biti, AMD are legacy. Cum insa trecerea de la 32 la 64 biti e doar la inceput si se preconizeaza ca va dura mult timp, compatibilitatea intrinseca oferita de AMD ar putea fi esentiala.

O alta diferenta este legatura intre performanta, viteza ceasului si gradul de paralelism oferit. Astfel, Intel s-a concentrat pe marirea frecventei de ceas, si mai putin pe efectuarea de mai multe operatii in paralel. AMD ofera frecvente mai mici, dar a pus mult accent pe paralelism. Astfel performanta e oferita de AMD la frecvente mult mai mici decat Intelul. Un avantaj al acestui fapt este ca AMD elimina astfel problemele de disipare a caldurii. Aceste aspecte sunt esentiale mai ales in domeniul serverelor.

Figura 12 Comparatie intre servere multiprocesor Intel si AMD cu doua procesoare
Figura 13 Comparatie intre servere multiprocesor Intel si AMD cu patru procesoare

O alta direrenta e numarul de registrii generali; acest aspect are efecte imediate asupra costului de productie. Intel are 128 de registrii pentru numere intregi si 128 pentru numere in virgula mobila, in timp ce AMD are numai 16 registrii generali. AMD a decis aceasta abordare in urma constatarii ca 80% din cod foloseste maxim 16 registrii. Aceasta abordare i-a permis sa reduca costurile.

Raspunsul Intel la Hypertransport - QuickPath Interconnect

In mod evident Intel nu putea ramane indiferent avantajelor oferite de sistemul de interconectare oferit de catre HyperTransport. Si astfel putem vedea in figura urmatoare cum a aparut QuickPath Interconnect:

Figura 14 Evolutia Front-side-Bus-ului in sistemele Intel

Acest sistem de interconectare este practic identic functional cu HyperTransport. Intre timp, procesoarele Intel au incorporat si ele controlerul de memorie, si astfel cei doi mari competitori pe piata procesoarelor de uz general sunt pregatiti in aceeasi masura pentru sisteme multi-core cu multe procesoare, memorie multa si aplicatii multi-pthreading pe scara larga:

Figura 15 Arhitectura Intel QuickPath Interconnect

Sistemul QuickPath ofera o rata de transfer de pana la 25.6GB/s pentru fiecare port (pereche de linii). Legatura poate fi utilizata atat pentru interconectarea controlerului I/O cu CPU-urile, sau a CPU-urilor intre ele. Astfel atat sisteme mono- cat si multi-procesor pot fi realizate cu usurinta cu acest tip de interconectare. Mai multe detalii pot fi vazute in figura urmatoare:

Figura 16 Exemple de utilizare a QPI pentru sisteme mono si multi-procesor

In mod similar cu sistemul Hypertransport, si interconectarea QuickPath poate fi utilizata pentru a lega sisteme HPC cu mai multe procesoare si siteme de intrare iesire, dupa cum se poate observa in urmatoarea figura:

Figura 17 Conectarea Utilizand QPI a mai multor procesoare memorii si sisteme I/O

O serie de exemple de utilizare ale sistemului de interconectare QuickPath pot fi observate in urmatoarea figura. Aici procesoare din generatia Xeon - modelele Bloomfield si Nehalem - sunt legate de controlerele placilor de baza si de sistemele de intrare - iesire prin legaturi Intel QuickPath. Acelasi tip de interconectare este utilizat si pentru legatura mai multor chipseturi intre ele.

Figura 18 Exemple de utilizare a QPI impreuna cu arhitecturi de procesoare Intel (Bloomfield / Nehalem)

Dupa cum se poate observa, scalabilitatea sistemelor de calcul de-a lungul vremii este dependenta puternic de solutiile de interconectare a elementelor de procesare. Astfel, de la magistrale simple, la magistrale multiple, la solutii complexe si scalabile cum sunt Hypertransport si QuickPath Interconnect, toate s-au dezvoltat in paralel cu modelele de procesoare si chipseturi pe care le interconecteaza.

Documentatie

Activitate practica

Scrieti in limbajul C o serie de programe avand la baza sugestiile oferite in cursul 4 (slide-urile 63-77) ierarhia de memorie si optimizarea pentru memorie pentru:

  1. Calculul dimensiunii cache-ului - slide-urile 68-74 (fragment de cod pe sl 68)
  2. Studiati si documentati cum poate fi utilizata dimensiunea determinata mai sus in contextul rezolvarii unor probleme simple de genul: inmultirea unui vector cu un scalar sau inmultirea a doi vectori (fragment de cod relevant pe sl 77). Dimensiunea acestor vectori va varia intre limitele urmatoare:
  • Mai mici decat cache-ul sistemului
  • Mai mari decat cache-ul si mai mici decat memoria principala a sistemului de calcul din laborator
  • Mai mare decat memoria principala a sistemului

In trecut (pana in 2009), se putea calcula si dimensiunii unei linii de cache - ca in slide-urile 63-67. Acest NU mai este testabil pe sistemele moderne datorita mecanismenlor hardware avansate implementate intre timp in noile arhitecturi de procesoare de tip pre-fetching, ce asigura incarcarea preferentiala a liniilor de Cache ce se observa ca vor fi necesare in viitorul apropiat de catre programul curent. Astfel devin considerabil mai relevante operatiile din cadrul fiecare bucle si NU cache-miss-urile datorate inexistentei unei linii anume de cache (din L1).

Observatii

Atentie, pentru testare este util sa utilizati un script de bash care sa apeleze programele dumneavoastra in mod repetat, cu parametrii:
  • SIZE = dimensiunea vectorului testat (pentru programele 2 si 3). Testati de la 1MB pana la 12MB, cu incrementi de 0.5MB.
  • L = dimensiunea unei linii de cache (in cazul in care ati determinat-o la punctul 1, acea valoare, altfel 64 sau un multiplu mic al acestuia).

Tips

Pentru verificarea rezultatelor obtinute pentru dimensiunea cache-ului puteti folosi si rezultatele obtinute cu:
    1. getconf LEVEL1_DCACHE_LINESIZE
    2. cat /sys/devices/system/cpu/cpu1/cache/index0/coherency_line_size

si

    1. [student@localhost ~]$ su
    2. [student@localhost ~]$ dmidecode | less

Parola de root poate fi obtinuta de la asistenti.

Cautati dupa “Cache” si veti afla informatiile despre memoria cache instalata

    1. [student@localhost ~]$ valgrind --tool=cachegrind ./program_test

Acesta va simula rularea programului si va afisa informatii legate de accesul la L1,L2 cache si miss rate.

asc/lab4/index.txt · Last modified: 2013/03/13 23:30 by dan.dragomir
CC Attribution-Share Alike 3.0 Unported
www.chimeric.de Valid CSS Driven by DokuWiki do yourself a favour and use a real browser - get firefox!! Recent changes RSS feed Valid XHTML 1.0