ILP/CISC/RISC/Superscalar/Multicores/Multiprocs

 

O componenta importanta a structurii unui sistem de calcul o reprezinta procesorul.

In acest laborator vom vorbi despre:

- diferitele abordari ale structurii unui procesor

- ce probleme si ce imbunatatire ale performantei au motivat aparitia acestor structuri

- arhitecturi CISC/RISC bazate pe procesoare Intel/AMD

- comparatii intre abordarile curente utilizate in implementarea procesoarelor moderne

 

1. Instructin level paralelism(ILP)

 

Masina Turing executa cate o instructiune la un moment dat. Cand programatorul scrie un program, ii este foarte simplu sa considere ca programul sau va fi executat in acest mod. Pe de alta parte, o masina care executa cate o instructiune este mai lenta decat una care executa mai multe instructiuni in paralel.

 

Pentru a cumula avantajele celor doua abordari, ar trebui ca programatorul sa poata inca scrie cod ca pentru o masina seriala, iar procesorul sa execute acest cod cu un nivel de paralelism cat mai ridicat. Cum este posibil asa ceva? Cineva trebuie sa faca trecerea dintre perspectiva seriala a programatorului si perspectiva paralela pe care ne-ar place sa o aiba procesorul. Acest cineva poate fi fie compilatorul fie un hardware specializat aflat tot in structura procesorului.

 

Aceste considerente influenteaza structura procesorului si au dus la aparitia conceptului de Instruction Level Paralelism. Astfel, procesorul ia instructiuni dintr-un singur flux de control dar le decodifica si executa in paralel. De exemplu, un procesor cu ILP poate sa scrie simultan rezultatele a doua instructiuni in registri, sa faca operatii aritmetice pentru alte trei, sa citeasca operanzii pentru alte doua, sa decodifice alte patru si sa ia(fetch) din fluxul de intrare inca patru.

 

Iata cateva implementari de ILP:

 

Pipeline: In acelasi ciclu de ceas, procesorul scrie rezultatul unei instructiuni in registri, exectua operatia aritmetica a instructiunii urmatoare, si citeste operanzii instructiunii de dupa instructiunea urmatoare(la doua instructiuni dupa prima) .

VLIW: Lanseaza mai multe instructiuni in acelasi ciclu de ceas. Compilatorul trebuie sa se asigure ca nu exista dependente de date intre acestea. La procesoarele superscalare, numarul de unitati de executie este transparent pentru setul de instructiuni. VLIW este insa constient de numarul de unitati de executie.

Superscalar: Lanseaza mai multe instructiuni in acelasi ciclu de ceas. Dependenta de date este insa verificata de hardware aditional. Daca nu pot fi lansate in paralel, se va executa cate o instructiune secvential (neavand suport din partea compilatorului, exista si aceasta posibilitate).

Planificare-dinamica: Instructiunile sunt reordonate in timp ce sunt executate. In modul acesta, poate sa gaseasca usor instructiuni care nu au dependenta de date intre ele, pentru a fi executate simultan.

 

ILP-ul mareste deci performanta procesorului. Dar de ce nu executam toate instructiunile deoadata in paralel? Ar fi defapt modul cel mai rapid de a executa un program. Pentru ca ILP-ul are si limitari:

 

Dependenta de date: Daca rezultatul instructiunii A este operand pentru instructiunea B, atunci evident B nu poate fi executata inainte ca A sa se fi terminat.

Numar limitat de unitati functionale: Daca avem 5 sumatoare in procesor, nu putem executa mai mult de 5 sume simultan.

Numar limitat de instructiuni lansate: Daca unitatea de lansare de instructiuni poate lansa

maxim 5 instructiuni simultan, un program cu 500 de instructiuni va avea nevoie de 100 de operatii ale acestei unitati.

Numar limitat de registri.

 

Pseudo-limitari. Pot fi inlaturate prin redenumirea variabilelor. In cazul unui procesor aceste variabile sunt registri. Un numar mare de registri utilizati va creste numarul de salvari ale registrilor in cache(spill). Cum viteza de acces la cache este mai mica decat la registri, spill-urile scad viteza procesorului. Trebuie deci gasit un echilibru intre numarul de variabile redenumite si numarul de pseudo-limitari. Avand in vedere ca procesoarele moderne pot reordona secventa fluxului de instructiuni si ca spill-urile reduc cu mult viteza, acest echilibru se traduce prin minimizarea numarului de spill-uri.

 

Write-after-write: Daca instructiunea A scrie o variabila, si B scrie aceiasi variabila, ordinea de executie a instructiunilor A si B nu trebuie modificata.

Write-after-read: Daca A trebuie sa citeasca o variabila inainte ca B sa scrie acea variabila (si sa o modifice), atunci ordinea de executie a lui A si B nu trebuie modificata.

 

2. EPIC (Explicitly Parallel Instruction Computing)

 

Este asemanator cu VLIW. Este implementat de procesoarele Itanium si in DSPuri. Diferenta majora dintre EPIC si VLIW este aceea ca versiunile de VLIW nu sunt compatibile cu versiunile mai vechi (in timp de versiunile de EPIC sunt). Aceasta problema exista deoarece versiunile diferite de VLIW au numar diferit de unitati de executie. Cum (spre deosebire de arhitecturile superscalare) setul de instructiuni VLIW este constient de numarul de unitati de executie, cand numarul lor variaza, apar probleme de compatibilitate.


Unele procesoare analizeaza codul in timpul executiei. Acest lucru presupune hardware aditional complex. Procesoarele EPIC deleaga aceasta sarcina compilatorului.

Avantaje:

-reduce costul

-pentru ca nu exista constrangeri legate de timp (ca in cazul analizei din timpul executiei), sunt posibile analize mult mai complexe decat cele efectuate de hard.

 

Dezavantaje:

-compilatorul nu poate sa aiba toate informatiile despre parametrii de rulare pe care ii are hardul in timpul executiei. Astfel, deciziile luate de compilator la compile-time, desi sunt luate pe baza unor algoritmi mai complecsi, sunt mai putin informate(au la baza mai putina informatie).

 

Explicit Paralelism presupune deci ca compilatorul precizeaza inca de la compilare ce intructiuni se vor executa in paralel. Pentru ca acest lucru sa poate fi expluatat la maxim, procesorul trebuie sa si poata executa in paralel multe instructiuni. De aceea, un procesor EPIC are multi registri, multe pipelineuri si cai de date largi.

 

Tot pentru a folosi la maxim paralelismul oferit de hard, predictia salturilor este imbunatatita. In general, pentru o intructiune de salt, dupa anumite euristici, se presupune a fi adevarata una dintre cele doua directi de urmat, si se efectueaza in avans instructiunile de pe acea cale. Daca instructiunea chiar urmeaza acea cale, performanta procesorului nu are de suferit. Daca insa predictia saltului a fost gresita, exita o penalizare de timp(datorita golirii benzii de asamblare si cache miss-urilor). Pentru a inlatura aceasta problema, procesoarele EPIC presupun a fi adevarate ambele cai ale saltului. Desi intr-adevar se fac operati inutile, datorita gradului inalt de paralelism al hardului aceasta nu e o problema. In schimb insa, se evita penalizarea datorata unei predictii gresite.

 

Unele implemetari de EPIC pot sa nu presupuna ca ambele directii ale saltului sunt corecte, ci sa procedeze ca si celelate procesoare, si sa aleaga numai una dintre ele. Algoritmul pe baza caruia se ia o astfel de decizie este insa mai informat. Astfel, compilatorul poate folosi informatii obtinute in urma efectuarii profilului codului pentru a prezice ce cale va fi urmata. Profilul codului presupune rularea codului pentru cazuri generale de rulare si efectuarea de statistici despre caile cele mai des urmate. Apoi compilatorul va introduce prezicerile (facute pe baza profilului) in codul compilat; iar procesorul va actiona pe baza lor.

 

3. Comparatie CISC vs RISC

 

Cand a aparut CISC, ideea era ca sa se aduca in hardware stilul de programare specific unui limbaj care sa se aproprie (pe cat e posibil la nivelul hard) de un limbaj inalt. Astfel, instructiunile complexe au acelasi efect ca si mici secvente de instructiuni simple. Implemenarea acestor instructiuni complexe in hard insemana insa :

-hard complex

-locul ocupat de hardul pentru instructiunile complexe ar fi putut fi utilizat pentru a avea

mai multe unitati de executie (si deci grad de paralelism mai mare)

-secvente de microcod , care sunt lente comparativ cu restul procesorului

 

Hardul complex poate avea si un alt efect relativ neasteptat. Proiectantii au fost nevoiti sa se concentreze pe functionarea lui si au acordat mai putina atentie performantelor. Un astfel de exemplu este cazul instructiunii INDEX de la procesorul VAX , care ruleaza mai incet decat o bucla care executa acelasi cod.

 

Tot datorita setului redus de instructiuni de asamblare, compilatoarele optimizate pentru RISC sunt capabile sa organizeze mai eficient fluxul de instructiuni de asamblare. Pe de alta parte insa, compilatoarele obtimizate pentru RISC necesita mai mult timp de compilare decat cele pentru CISC. Aceasta deoarece trebuie sa se ocupe si de managementul benzii de asamblare, anticiparea ramificatiilor sau reorganizarea codului.

 

Ca principiu, arhitectura RISC are mai multi registri generali, in timp ce CISC are mai multi speciali. Oricum, procesoarele moderne imprumuta atat caracteristici CISC cat si RISC.

 

4. Setul de instructiuni RISC

 

Categorii de instructiuni:

 

-aritmetico-logice

-control secvential

-acces la memorie

 

Formatul instructiunilor:

 

-Format de lungime fixa

-Lungime unei instructiuni este in general egala cu lungimea cuvantului de memorie

-Pe baza acestei lungime se determina numarul exact de instructiuni si formatul lor

-RISC are un numar mic de moduri de adresare, spre deosebire de CISC, care are un numar mare de moduri de adresare(nu totdeauna foarte utilizate)

 

Set de instructiuni orientat pe registri

Pentru ca accesul la memorie e mult mai lent decat lucrul cu registrii, RISC incurajeaza lucrul cu acestia. Face acest lucru prin cresterea numarului de registrii si prin limitarea explicita a acceselor la memorie.

 

Numar mare de registri:

-peste 32 de registri. In general instructiunile au 2 operanzi (registri) si un registru destinatie.

 

Limitare explicita:

-singurul mod de acces la memorie este prin load&store. Aceasta spre deosebire din CISC care are instructiuni cu operanzi locatii de memorie. Totusi, desi RISC impune aceasta disciplina de lucru cu memoriea, 20-25% din codul unui program e reprezentat de load& store.

 

5. Chipset-uri Intel

 

 

Chipsetul Intel 865

 

 

Chipsetul Intel 7300

 

 

6. AMDx64 Phenom: Arhitectura Procesor si Cache

 

 

Arhitectura Procesorului QuadCore Phenom

 

 

Arhitectura Cache-ului la Phenom

 

 

Schema Bloc a unui Core AMDx64

 

 

6.1 Controlerul de memorie integrat in procesor la AMD

 

In general, un procesor foloseste doua cipuri de pe placa de baza pentru a accesa memoria si perifericele. Aceste sunt numite North Bridge (comunicarea cu memoria si cu AGP) si SouthBridge(comunicarea cu periferice de genul hard diskuri, deviceuri PCI, USB, etc considerabil mai lente decat procesorul si memoria sistemului).

 

Se observa ca North Bridge-ul joaca un rol esetial, el facand legatura cu memoria. De acea, de la generatia Hammer, AMD a integrat in cipul procesorului North Bridge-ul. In felul acesta se obtine o latenta de acces la memorie redusa cu cel putin 20%. Acest controlor (fostul North Bridge, acuma integrat) are o legatura de 128 biti cu memoria. In plus, el functioneaza dupa ceasul procesorului, acest lucru marind inca o data viteaza; permite de asemeni ca marirea frecventei de ceas a procesorului sa imbunatateasca si performantele controlorului (lucru care nu s-ar fi intamplat daca nu era integrat).

 

Controlerul are grija si de coerenta cacheului. El suporta DDR200 , DDR266 si DDR333, etc ultimul avand un bandwidth maxim de 5.3Gbytes/sec. Cipul integrat se concentreaza acum doar pe comunicarea cu memoria. Alte functionalitati ale North Bridge-ului, cum era comunicarea cu AGP, au fost mutate pe un cip extern .

 

Controler de memorie integrat de la procesoarele Opteron

 

6.2 Hypertransport

 

Hypertransport este o tehnologie pentru I/O dezvoltata initial de AMD. S-a infiintat Hypertransport Consortium pentru a avea grija de standardizarea si dezvoltarea acestei tehnologii. Ea este o alternativa la sistemele actuale de bus. Foloseste legaturi duble, punct la punct, pentru a lega componentele intre ele. Este, in termeni de retele, echivalentul unei legaturi full-duplex punct la punct fata de o topologie buss.

 

O astfel de lagatura poate avea intre 2 si 32 biti, si poate opera la viteze de 400Mhz-1.6GHz. Datele sunt impachetate si trimise folosind un protocol; acesta prevede trimiterea de pachete multiplu de 4 bytes, cu marimi intre 4 si 64 bytes.

 

Hypertransport e compatibil cu PCI, de aceea a fost usor de introdus. El poate lucra in doua moduri: coerent si non-coerent. Modul coerent e folosit pentru comunicatiile interprocesor. Modul non-coerent e obtimizat pentru comunicatiile I/O.

 

6.2.1 Implementarea la Hammer

 

E folosit petnru a lega controlerul de memorie integrat (fostul NorthBridge) de memorie. De asemeni e folosit in sistemele multiprocesor pentru comunicarea interprocesor, folosind modul coerent.

 

AMDOpteron are 3 legaturi Hypertransport. Seria 100 are 3 legaturi non-coerente, deoarece, fiind destianta monoprocesoareleor, nu are nevoie de comunicatie interprocesor. Seria 200 are 2 linii non-coerente si un coerenta, pentru unica legatura intre cele doua procesoare (seria 200 e pentru dual-procesor). Si seria 300 are toate cele 3 legatrui coerente.

 

Liniile sunt de 16 biti, bidirectionale cu frecvente itnre 200 Mhz si 800Mhz, de aici rezultand o viteza de 6.4Gbytes/sec (3.2Gbytes/sec in fiecare directie). Cum Opteron are 3 astfel de lagatrui, paote comunica deci 19.2 Bytes/sec.

 

 

Hypertransport intern si extern

 

6.2.2 Cateva cipuri ce conecteaza prin Hypertransport core-ul

 

AMD8151 Hypertransport AGP Tunnel: controler grafic AGP3.0 . Este practic ce a mai ramas din NorthBridge dupa integrarea controlerului

AMD8131 Hypertransport PCI-X Tunnel: Are rol de buss cu PCI-X

AMD8111 Hypertransport I/O Hub: Are functionalitate standard de SouthBridge, incluzand contrlor PCI, BIOS,USB,hard disk, retea si audio.

 

Cipuri ce asigura interconectarea prin Hypertransport a core-ului

 

7. Sisteme Multiprocesor Intel si AMD

 

Familia Hammer a fost creata pentru a putea oferi un multiprocesor scalabil, eficient din punctul de vedere al pretului raportat la numarul de procesoare. Din arhitectura de baza, se desprind pentru sistemele multiprocesor Opteron 200 pentru dual-procesoare si Opteron 800 pentru sisteme cu maxim 8 procesoare.

 

AMD a mai avut o tentativa in trecut de a crea procesoare pentru sisteme multiprocesor, cu AthlonMP. Desi acesta nu a fost o reusita de piata, datorita lui AMD am putut studia problemele aparute in astfel de sisteme(in special bottle neckurile aparute). La Athlon MP, memoria (care era sheruita) era botleneck-ul principal. Fiind memorie sheruita, toate procesoarele imparteau FSB(Front Side Bus); cu alte cuvinte, viteza cu care procesoarele puteau teoretic accesa memoria era mult mai mare decat viteza cu care putea fi aceasta accesata. Solutia de la Hammer ar fi fost sa ofere fiecarui CPU propria sa conexiune la North Bridge, dar acest lucru ar fi fost foarte scump. Solutia relativ ieftina si care nu are nici penalizari de performanta a fost includerea controlerului de memorie in procesor, ceea ce s-a si facut. Astfel, fiecare procesor are propria sa legatura de 128 biti cu memoria, avand pana la 5.3 Gbytes/sec.

 

 

 

Sistem AMD vs sisteme Muti Procesor Clasice

 

In plus, datorita hypertransport, fiecare procesor poate accesa memoria celorlate procesoare la viteze de 3.2Gbytes/sec. Datorita acestui fapt, implementarea unui sistem dual-procesor e la fel de usoara ca a unuia cu 8 procesoare, deoarece partile componenete sunt scalabile prin utilizarea Hypertransport.

 

AMD numeste acesta abordare gluless multiprocessing, deoarece procesoarele sunt legate slab prin Hypertransport. De fapt, e diferenta dintre o cuplare puternica gen circuit-switched versus o cuplare slaba, gen packet-switched, cum se intampla in cazul de fata. Figura de mai jos face o comparatie intre arhitecturile de la Intel (Xeon) si AMD (Athlon/Opteron).

 

 

Comparatie intre sisteme multiprocesor Intel si AMD

 

Se observa ca cele doua procesoare Athlon (a) impart acelasi controler de memorie. Desi aceasta abordare nu are repercusiuni asupra performantei, sistemul nu e scalabil, adica pentru un sistem cu 3 procesoare ar trebui creat un controler separat. Este practic un sistem puternic cuplat (circuit-switched). Cu am mai mentionat, sistemele puternic cuplate sunt greu de scalat.

 

In sistemul (b) cu Intel Xeon, procesoarele impart FSB-ul(Front Side Bus) care, dupa cum am arata mai sus, duce la un botleneck semnificativ.

 

In final, la (c)(d)(e) avem sisteme cu Hammer Opteron. Acestea , fiind slab cuplate (packet-switched prin HyperTransort) sunt usor de scalat la 2, 4 sau 8 procesoare. De asemenea, fiecare are propria sa legatura la memorie, neaparand botleneckuri, ca in cazul Intel Xeon.

 

8. Comparatie intre servere AMD si Intel si concluzii

 

Generatia Phenom de microprocesoare de la AMD este competitorul direct al Intel Xeon si Intel Itanium. Cele doua arhitecturi , Intel versus AMD sunt fundamental diferite, dar ofera performante comparabile, in functie de domeniul de aplicatie ales pentru comparatie.

 

O prima mare diferenta intre cele doua arhitecturi este modul in care cele doua abordeaza compatibilitatea cu 32 de biti. Astfel, de la Hammer incoace, AMD a ales sa extinda setul actual de instructiuni x86 pentru 32biti cu instructiuni pentru 64, in timp Intel a renuntat complet la setul x86, trecand in mod radical la IA64. Compatibilitatea la AMD este asigurata automat, noul set de instructiuni fiind doar o extensie e acelui vechi. La Intel, compatibilitatea cu 32 biti se face prin emularea vechilui set. Fiind o emulare, exista penalizari de performanta. Pe de alta parte insa, Intel a reusit sa scape in acest fel de complicatii de arhitectura inutile intr-o lume numai de 64 biti. Intr-o lume de 64 biti, AMD are legacy. Cum insa trecerea de la 32 la 64 biti e doar la inceput si se preconizeaza ca va dura mult timp, compatibilitatea intrinseca oferita de AMD ar putea fi esentiala.

O alta diferenta este legatura intre performanta, viteza ceasului si gradul de paralelism oferit. Astfel, Intel s-a concentrat pe marirea frecventei de ceas, si mai putin pe efectuarea de mai multe operatii in paralel. AMD ofera frecvente mai mici, dar a pus mult accent pe paralelism. Astfel performanta e oferita de AMD la frecvente mult mai mici decat Intelul. Un avantaj al acestui fapt este ca AMD elimina astfel problemele de disipare a caldurii. Aceste aspecte sunt esentiale mai ales in domeniul serverelor.

 

 

Comparatie intre servere multiprocesor Intel si AMD cu doua procesoare

 

 

Comparatie intre servere multiprocesor Intel si AMD cu patru procesoare

 

O alta direrenta e numarul de registrii generali; acest aspect are efecte imediate asupra costului de productie. Intel are 128 de registrii pentru numere intregi si 128 pentru numere in virgula mobila, in timp ce AMD are numai 16 registrii generali. AMD a decis aceasta abordare in urma constatarii ca 80% din cod foloseste maxim 16 registrii. Aceasta abordare i-a permis sa reduca costurile.

 

9. Documentatie

 

1. AMD Hammer Architecture & Opteron.

2. AMD Roadmap & Phenom.

3. Intel 7300 Chipset.

4. Intel vs AMD.

5. Intel Processors Website.

6. AMD Processors Website.

7. Despre compilatoare si arhitecturi de procesoare.

8. The High-K Solution. Articol din IEEE Spectrum despre noua tehnologie de fabricatie de la Intel, disponibila in noile chipuri Penryn (45nm) QuadCore.

9. Un review despre noul procesor de desktop Intel Penryn (45nm) QuadCore.